数字验证工程师【27届校招】
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在指导下搭建基于UVM的验证平台
职位描述
1. 在指导下搭建基于UVM的验证平台，协助优化测试环境和自动化脚本 2. 通过仿真日志分析设计缺陷，配合设计工程师完成Debug与修复 3. 参与代码覆盖率和功能覆盖率分析，确保验证完备性 4. 编写验证计划、测试报告及技术文档
任职要求
- 电子工程、微电子、计算机等相关专业硕士及以上学历；
- 熟悉数字电路原理，掌握Verilog/SystemVerilog语言；
- 了解UVM验证方法学及EDA工具（VCS/Verdi/ModelSim）；
- 能使用Python/Perl/TCL等脚本语言辅助验证自动化
- 有芯片验证项目实习经验或FPGA开发经历者优先
- 良好的英文读写能力（可阅读技术文档）