FPGA原型验证工程师(J11069)

AI 摘要智能生成

负责CPU/SoC的FPGA原型验证平台从零搭建与长期维护

职位描述

1.负责CPU/SoC的FPGA原型验证平台从零搭建与长期维护 2.负责RTL到多FPGA原型的移植与设计适配：memory/PLL/IO模型替换、时钟复位建模、DFT逻辑剥离 3.制定并执行多FPGA分片策略：自动分片与手工切分结合，平衡资源利用率、TDM比率、跨片信号数与跨片时序 4.制定并执行综合优化策略：Proto Compiler/Vivado综合流程调优、LUT/BRAM/DSP映射优化、retiming、资源共享、跨层次优化 5.分析并解决综合时序问题：编写SDC约束、STA分析、修复setup/hold违例、TDM插入延迟调优、CDC检查 6.搭建原型时钟架构：门控时钟转换、分频/倍频建模、跨片时钟树平衡 7.开发debug基础设施：探针插入、波形抓取、UMRBus调试通路 8.负责高速接口在原型上的落地方案：DDR4/5子卡集成、PCIe Gen4/5GT透传/速率适配、接口IP集成与调试 9.支撑软件团队在原型上完成固件→OS启动及性能评估 10.用Python/TCL/Makefile开发“综合-分片-时序分析”自动化回归流程

任职要求

• 本科及以上，微电子/EE/计算机相关，3~5年原型验证或相关经验
• 精通HAPS-100/200或类似FPGA平台+平台编译综合流程
• 精通多FPGA分片策略，有大型设计（数亿门级、多片FPGA）分片实战经验
• 精通综合优化策略，熟悉FPGA综合/实现底层流程与资源结构（Xilinx优先）
• 精通SDC时序约束与STA，有独立解决综合后时序收敛和跨片时序问题的实战经历
• 熟悉RTL，能区分设计问题与平台问题
• 熟悉CPU微架构（流水线、Cache/MMU、CHI/AXI总线、DDR/PCIe接口）
• 熟练Python/TCL/Shell脚本开发
• 加分项
• 有CPU/大SoC完整bring-up经验（Linux/RTOS在原型上跑通）
• HAPS-100/200实战经验
• DDR4/
• PCIeGen4/5原型平台子卡集成调试经验