后端物理设计工程师（Interposer/2.5D/3D）(J11031)

AI 摘要智能生成

负责GPU/AI芯片先进封装中 Silicon

职位描述

1、负责GPU/AI芯片先进封装中 Silicon Interposer / 2.5D/3D IC 的物理设计与实现工作； 2、负责或参与 Floorplan规划、Netlist实现、Bump/Micro-bump规划、RDL Routing、PR/PV 等核心设计环节； 3、负责Interposer电源网络规划及 IR Drop / EM（IREM） 等分析与优化； 4、参与 DRC/LVS/ERC、ESD、Signoff 等物理验证工作，推动设计满足Foundry及先进封装工艺要求； 5、与Chip Backend、Package、SI/PI、DFT及Foundry团队协作，完成Interposer从设计输入到GDS交付； 6、后续参与CoWoS、Chiplet、HBM等2.5D/3D先进封装平台的设计方法学建设。

任职要求

• 我们同时欢迎 数字后端Physical Design工程师转先进封装方向，不要求必须具备Interposer项目经验。
• 满足以下任一背景即可：
• 方向一：数字后端Physical Design背景
• 具有ASIC/SoC/GPU等芯片数字后端设计经验；
• 实际参与过以下一个或多个核心环节：
• Floorplan
• P&R / Implementation
• Power Planning
• Netlist Implementation
• Pin / IO规划
• DRC/LVS/PV
• IR Drop / EM分析
• Physical Signoff
• 熟悉Innovus、ICC
• Calibre等至少一种主流EDA工具；
• 对复杂物理设计问题具有较强的问题定位和Debug能力；
• 愿意长期发展于Chiplet、HBM、CoWoS、
• 5D/3D先进封装方向。
• 方向二：Interposer / 先进封装背景
• 具有以下经验之一优先：
• Silicon Interposer / RDL Interposer设计
• CoWoS-S / CoWoS-L / CoWoS-R
• 5D / 3D IC
• HBM / Chiplet
• Micro-bump / TSV / RDL
• Interposer Floorplan / Routing / PV
• 加分项
• 完整参与过ASIC/SoC/GPU芯片Tape-out；
• 有Large Die / Complex SoC / GPU / AI芯片Physical Design经验；
• 有Top-level Floorplan、Power Planning或Full-chip PV经验；
• 有HBM、Chiplet、先进封装或TSMC CoWoS项目经验；
• 熟悉Cadence Integrity 3D-IC、Synopsys 3DIC Compiler等先进封装EDA Flow。
• 我们希望找到的人
• 不要求你已经是一名“先进封装专家”。
• 如果你已经熟悉芯片后端的 Floorplan、P&R、PV、Power/IREM等物理设计方法，希望进一步进入Chiplet、HBM、CoWoS和2.5D/3D IC方向，我们可以提供完整的Interposer设计项目和技术成长路径。